該崗位為外包崗位！！崗位職責(zé)1. 根據(jù)UVM方法學(xué)構(gòu)建testbench，負(fù)責(zé)數(shù)字IP模塊，及其子系統(tǒng)的驗(yàn)證環(huán)境的搭建；2. 負(fù)責(zé)相關(guān)測(cè)試激勵(lì)的生成和覆蓋率分析；3. 負(fù)責(zé)驗(yàn)證環(huán)境和流程的開(kāi)發(fā)和維護(hù)。任職條件1. 精通system Verilog 等驗(yàn)證語(yǔ)言；2. 熟悉UVM驗(yàn)證方法學(xué)，有UVM驗(yàn)證環(huán)境搭建經(jīng)驗(yàn)；3. 了解完整的芯片驗(yàn)證流程，包括測(cè)試計(jì)劃，測(cè)試，覆蓋率模型等；4. 熟悉常用腳本語(yǔ)言（Python、Perl、TCL）；5. 積極上進(jìn)，有責(zé)任心，具備良好的團(tuán)隊(duì)合作能力。有以下一條/多條驗(yàn)證經(jīng)驗(yàn)者優(yōu)先：- RISCV/ARM CPU IP/DMA/系統(tǒng)驗(yàn)證經(jīng)驗(yàn)；- Chiplet/UCIE/驗(yàn)證經(jīng)驗(yàn)；- DDR驗(yàn)證經(jīng)驗(yàn)；- SMMU驗(yàn)證經(jīng)驗(yàn)；- CHI/一致性總線驗(yàn)證經(jīng)驗(yàn)；- Formal 驗(yàn)證經(jīng)驗(yàn)。

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