崗位職責(zé)1. 根據(jù)UVM方法學(xué)構(gòu)建testbench，負(fù)責(zé)數(shù)字IP模塊，及其子系統(tǒng)的驗證環(huán)境的搭建；2. 負(fù)責(zé)相關(guān)測試激勵的生成和覆蓋率分析；3. 負(fù)責(zé)驗證環(huán)境和流程的開發(fā)和維護。任職條件1. 精通system Verilog 等驗證語言；2. 熟悉UVM驗證方法學(xué)，有UVM驗證環(huán)境搭建經(jīng)驗；3. 了解完整的芯片驗證流程，包括測試計劃，測試，覆蓋率模型等；4. 熟悉常用腳本語言（Python、Perl、TCL）；5. 積極上進，有責(zé)任心，具備良好的團隊合作能力。有以下一條/多條驗證經(jīng)驗者優(yōu)先：- RISCV/ARM CPU IP/DMA/系統(tǒng)驗證經(jīng)驗；- Chiplet/UCIE/驗證經(jīng)驗；- DDR驗證經(jīng)驗；- SMMU驗證經(jīng)驗；- CHI/一致性總線驗證經(jīng)驗；- Formal 驗證經(jīng)驗。

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